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課程說明

本次課程講授PLL原理，結(jié)構(gòu)，應(yīng)用，各功能模塊以及頂層具體實現(xiàn)方案。通過本課程培訓(xùn)，學(xué)員可以掌握PLL的設(shè)計流程，并且能夠按照設(shè)計指標(biāo)要求，實現(xiàn)PLL的設(shè)計與仿真，掌握PLL中關(guān)鍵模塊的設(shè)計方法以及提高性能的具體方案。

課程提綱：

1. PLL原理功能以及應(yīng)用介紹
2. PLL基礎(chǔ)
(1) PLL線性模型，PD/Loop Filter/VCO/Frequency Divider等各模塊建模分析
(2) 時鐘抖動和相位噪聲
(3) 環(huán)路穩(wěn)定性/帶寬/頻響/瞬態(tài)響應(yīng) 性能分析
3. PLL設(shè)計
（1）系統(tǒng)級設(shè)計
環(huán)路帶寬，系統(tǒng)穩(wěn)定性設(shè)計
（2）各子模塊設(shè)計
鑒相器（PFD結(jié)構(gòu)，性能分析，deadzone）
電荷泵（Charge-Pump結(jié)構(gòu)，電流mismatch，漏電，線性分析）
環(huán)路濾波器（Loop Filter 無源，有源，二階，三階）
壓控振蕩器（VCO 環(huán)振，LC振蕩器，改善jitter的方法）
分頻器 （單模，雙模，高速）
（3）Fractional-N PLL設(shè)計
小數(shù)分頻原理，設(shè)計實現(xiàn)，spur的抑制
4. 設(shè)計經(jīng)驗以及一些先進(jìn)結(jié)構(gòu)
設(shè)計以及版圖，降低jitter注意事項
DLL，自偏置PLL，multi-curve VCO

講師介紹：

集成電路設(shè)計專業(yè)博士，從事模擬電路設(shè)計工作近8年，對模擬設(shè)計方面有著深入研究。

招生對象

l 微電子、電子工程、通信、計算機(jī)等相關(guān)專業(yè)背景、一年左右工作經(jīng)驗的在職工程師；
l 微電子、電子、通信、計算機(jī)等相關(guān)模擬電路設(shè)計有項目經(jīng)歷的在讀研究生；

報名要求

l 具備電子電路、通信原理、半導(dǎo)體物理、微電子等基本知識，對CMOS模擬集成電路設(shè)計有基本的理解和掌握。
l 有簡單或小規(guī)模電路設(shè)計經(jīng)驗。

培訓(xùn)目標(biāo)

掌握PLL基本原理與設(shè)計參數(shù)，能分析和設(shè)計PLL集成電路，可獨立完成PLL前端設(shè)計。